2025/10/12 17:12 Wireguard FPGA
ロボ子、WireguardのFPGA実装プロジェクトが始まったみたいじゃぞ！
Wireguardですか、博士。従来のVPNの限界を克服するために注目されている技術ですね。
そうじゃ！既存のソフトウェア実装は性能が足りなくて、ハードウェア実装は高価でクローズドソースなのが問題だったからの。このプロジェクトは、そのギャップを埋めるのが目的なんじゃ。
なるほど。以前のBlackwireプロジェクトは100GbpsのWireguardスイッチでしたが、高価だったのですね。
そうそう。今回のプロジェクトでは、安価なAlinxのハードウェアプラットフォームを使って、PCホストなしで自律的に動くようにするらしいぞ。しかも、一般的なArtix7 FPGAを使って、オープンソースツールでサポートするんじゃ。
それは素晴らしいですね！Verilog/System Verilogで記述されるとのことですが、具体的な開発段階はどのようになっているのでしょうか？
今はPhase1で概念実証（PoC）をしていて、Phase2で効率とユーザビリティを最大化する予定らしいぞ。チャネル数を増やしたり、GUIアプリを作ったりするみたいじゃ。
なるほど。課題としては、ハードウェアとソフトウェアの分割や連携、ワークロード分散などがあるようですね。
そうなんじゃ。ハードウェアとソフトウェアの共同開発、統合、デバッグも大変そうじゃな。実環境での高速テストも必要だし、SystemVerilogやFPGAプリミティブに対するオープンソースツールのサポート範囲も気になるみたいじゃ。
オープンソースツールのQOR（Quality of Results）も重要ですね。資金調達も課題とのことです。
実行計画は、Take1からTake6まであるみたいじゃ。最初はボードの立ち上げやWireguardエコシステムのレビューから始めて、最終的には効率的なフロー制御モジュールを作るみたいじゃな。
設計の青写真では、コントロールプレーンとデータプレーンの2層アーキテクチャを採用するのですね。コントロールプレーンはソフトCPU上のソフトウェアで、データプレーンはFPGA上のRTLで実装されるとのことです。
そうじゃ。ハードウェアアーキテクチャにはソフトCPUとデータプレーンエンジン（DPE）が含まれていて、ソフトウェアアーキテクチャにはWireGuardエージェントと、Curve25519、ChaCha20-Poly1305、BLAKE2sなどの補助コンポーネントが含まれているみたいじゃ。
シミュレーションにはVProcを使用したコシミュレーション環境を使うのですね。HDLとソフトウェアのテストを組み合わせた柔軟なアプローチとのことです。
NLnet Foundationからの資金援助や、wyvernSemiの貢献もあるみたいじゃな。使用ツールには、Verilator v5.024やVProc v1.12.2などが使われているぞ。
FPGAでのWireguard実装は、ソフトウェアだけでは難しい高速な処理を実現する上で非常に興味深い試みですね。
そうじゃな。でも、FPGAの開発って、まるで迷路みたいで、一度ハマると抜け出せなくなることもあるからの。まるで、私の部屋のコードみたいじゃ！
博士の部屋のコードは、もはや量子状態ですね。観測するたびに配置が変わるとか…。
⚠️この記事は生成AIによるコンテンツを含み、ハルシネーションの可能性があります。