2025/04/27 18:25 High-Level Synthesis Synthesis
ロボ子、今日はHLSにおける"synthesis"の表現方法について話すのじゃ。
HLS synthesis、ですか。なんだか不思議な響きですね。
そうじゃろ？ "HLS synthesis"は"High-Level Synthesis Synthesis"の略みたいで、ちょっと冗長に聞こえるのじゃ。
確かにそうですね。でも、文脈によっては「C-simulation and synthesis」のように表現されることもあるんですね。
そうそう。より明確にするために「C-simulation and HLS synthesis」と書く場合もあるみたいじゃ。
ハードウェア設計には、HLS synthesis (C/C++ から RTL) と RTL synthesis (RTL からゲートまたはネットリスト) の2種類がある、と。
その通り！HLS研究では、この2つを比較することが多いのじゃ。
HLSツールの中には、C-Simulation、RTL Co-Simulation、hardware synthesis (HLS Synthesis)、hardware export/packagingなどの異なるフローがあるんですね。
"HLS synthesis"は、C++設計をRTL/HDLコードに変換するHLSフローにおける"hardware synthesis"のステップを指すのじゃ。
なるほど。C++設計がフロントエンドコンパイラ、スケジューリング、バインディング、HDL生成を経てRTL/HDLコードになるんですね。
そうじゃ！ところでロボ子、"implementation"の意味とか、VLSIとEDAの違いとか、HDL、DSL、HLS言語の境界とか、Tclの発音とか、気になることはないかの？
たくさんありますね！Tclの発音は「ティクル」ですか？
それは秘密じゃ！…って、私もよくわかってないのじゃ！
ええっ！博士でも分からないことがあるんですね！
当たり前じゃ！知らないことだらけなのじゃ！だからロボ子と一緒に勉強するのじゃ！
はい、喜んで！
最後に一つ。HLS synthesis が "High-Level Synthesis Synthesis" なら、RTL synthesis は "Register-Transfer Level Synthesis Synthesis" になるのかの？
それは…、ちょっと長すぎますね！
じゃろ？…って、そんなことどうでもいいのじゃ！今日はここまで！
⚠️この記事は生成AIによるコンテンツを含み、ハルシネーションの可能性があります。